【Day03】Verilog 资料型态(上)

资料型态

连接线：wire、wand、wor

• 没有记忆性
• 预设值为 z
• 将两个 wire 连在一起是不允许的
• 若是型态为 wand/wor 则例外
  举个例子：

module test(
  a, 
  b, 
  m, 
  n
);
input a;
input b;
output m;
output n;
wand m;
wor n;
    
// wire and ---> m = a&b
assign m = a;
assign m = b;

// wire or ---> n = a|b
assign n = a;
assign n = b;

endmodule

暂存器：reg

• 有记忆性
• 预设值为 x (最好要初始化，通常使用 rst 或 rst_n 讯号触发初始化)
  举个例子：

module test(
  clk, 
  rst_n, 
  a, 
  b
);
input clk;
input a;
input rst_n;
output b;
reg b;
    
always@(posedge clk or negedge rst_n)begin
  if(!rst_n)b <= 1'b0;
  else      b <= a;
end
    
endmodule

到这边後，应该有些人对於 reg 与 wire 的使用不是很理解，先来解释位甚麽第二个例子需要用 reg 型态，因为变数 b 在 alwaye 内赋值，而 always 又是属於触发型电路，所以需要用暂存器储存"前态"与"次态"，是不可用 wire 的（wire 没有记忆性），顺带一提，这边的 reset 如果是负缘，那我们通常会加个 _n ，让别人知道那是负缘触发，若是正缘的话则不用加，这样的 coding-style 是比较好的！！