【Day09】Blocking & Non-Blocking 的差异

Blocking vs Non-Blocking

在写一般软件语言时，都与 Verilog 中的 blocking 语句相同，是一行一行由上至下执行的，但 verilog 又有一个 non-blocking，而 non-blocking 则是同步执行的，而撰写时也要把握以下原则，才不会产生误用的情形。

always 用 clock 触发的区块要使用 nonblocking。
always 没有用 clock 触发（组合逻辑）的区块要使用 blocking。
assign 语句一律使用 blocking。
在同一个 always block 中不可同时出现 nonblocking 及 blocking。

来看下面这个例子

non-blocking:

module blockingVSnonblocking(
  clkSys, 
  rst_n
);
input clkSys;
input rst_n;
reg [1:0]a;
reg [1:0]b;
reg [1:0]c;
always@(posedge clkSys or negedge rst_n)begin
  if(!rst_n)begin
    a <= 2'd1;
    b <= 2'd2;
    c <= 2'd3;
  end
  else begin
    a <= c;
    b <= a;
    c <= b;
  end
end
endmodule

testbench:

`timescale 10ns/1ns
module tb();
reg clkSys;
reg rst_n;

blockingVSnonblocking UUT(
  .clkSys(clkSys), 
  .rst_n(rst_n)
);

initial begin
  clkSys = 0;
  rst_n = 0;
  repeat(3)@(posedge clkSys)rst_n = 0;
  rst_n = 1;
  #100 $stop;
end

always #5 clkSys = ~clkSys;

endmodule

上方的执行结果会是

reset 後，clk 正缘来临时，程序会同步的执行，所以 {a, b, c} 的值会同步到 {c, b, a} 。

blocking:

module blockingVSnonblocking(
  clkSys, 
  rst_n
);
input clkSys;
input rst_n;
reg [1:0]a;
reg [1:0]b;
reg [1:0]c;
always@(*)begin
  if(!rst_n)begin
    a = 2'd1;
    b = 2'd2;
    c = 2'd3;
  end
  else begin
    a = c;
    b = a;
    c = b;
  end
end
endmodule

而上方的执行结果则会是