【Day01】概述

Verilog 是什麽？

Verilog 是一种硬体描述语言（Hardware Description Language, HDL），用於数位电路的系统设计，是一种描述数位电路的语言，设计者设计数位电路时可以透过这种语言来描述自己的电路设计想法，利用 EDA Tool 来帮你完成电路设计。
目前 HDL 分为两大类，有 Verilog 及 VHDL 两种，在欧洲国家以 VHDL 较为普遍，而亚洲国家则是以 Verilog 较为多人使用。

撰写 Verilog 时应该注意的那些事

前面说过 Verilog 是硬体描述语言，描述硬体的语言，虽然语法与 C 相似，但概念却不太相同，C 语言是由上至下一行一行的执行，而 Verilog 是每个 always block 都会同步执行的，因此在设计时就要特别注意，并且要以硬体的角度去写，否则写出来的程序可能不会那麽理想。

Verilog 主要有四种层级的描述方法：

• Behavioral level：
  • Verilog HDL 中的最高层，我们只需针对电路的功能来做设计，不需要考虑底层硬体架构。
• Dataflow level：
  • 这里必须指明讯号处理的方法，在这里会使用 assign 语法来对讯号做处理。
• Gate level：
  • 这里是由逻辑闸所连接而成。
• Switch level：
  • 这里是由电晶体元件所连接而成。（现在几乎没什麽在用了）

不过通常写 Verilog 时只会用到 Behavioral level 以及 Dataflow level。