RISC-V: 妈，我把脏脏的扣变成 CPU 的形状了！

有看月球转运站的夥伴应该有发现，
随着开发的进展，程序码已经变得有点不好看了。
今天就来对这段程序码进行 Refactor，让接下来的 CPU 开发能够更轻松一点

目前参考了几个专案，
NVDLA 设计上并没有实作 CPU，是直接用 QEMU，
实作上 bridge pattern 把两边接起来，
并且把 QEMU 主程序变成一个 thread，
在 Elaboration Phase 的时候初始化，
并利用 pthread_cond_wait 的方式在 SystemC 与 QEMU 互相切换，非常值得参考。
可惜我这次是从 CPU 开始着手，所以无法借镜。

RISC-V pipeline Core 在 pipeline 上的设计也很简洁，
有用到 Sensative 的功能，大家有兴趣可以自行研究。

为求精简，这次架构上主要会参考 Single Cycle 的 RISC-V-TLM。

修改之後分成多个档案，贴在这边比较不好阅读，
我会放在我的 github 页面 Tag: ITDay6。